AK - zamknięte
0 276 speciālā zīme patka1555
jautājums  |
atbilde |
|||
|---|---|---|---|---|
|
Cechy architektury CISC: Czy może być wykonana w VLIW?
|
FAŁSZ
|
|||
|
Cechy architektury CISC: Czy występuje model wymiany danych typu pamięć - pamięć
|
PRAWDA
|
|||
|
Cechy architektury CISC: Jest mała liczba rozkazów
|
FAŁSZ
|
|||
|
Cechy architektury RISC Czy występuje model wymiany danych typu rej-rej
|
PRAWDA
|
|||
|
Cechy architektury RISC Jest mała liczba trybów adresowania
|
PRAWDA
|
|||
|
Cechy architektury RISC Jest wykonywanych kilka rozkazów w jednym takcie
|
FAŁSZ
|
|||
|
Cechy architektury RISC Jest wykonywanych kilka rozkazów w jednym takcie (w danej chwili czasu)
|
PRAWDA
|
|||
|
Cechy architektury RISC Jest wykonywanych kilka instrukcji procesora w jednym rozkazie asemblerowym
|
FAŁSZ
|
|||
|
Cechy architektury RISC Układ sterowania w postaci logiki szytej
|
PRAWDA
|
|||
|
Architektura RISC charakteryzuje się: Niedużą liczbą trybów adresowania
|
PRAWDA
|
|||
|
Architektura RISC charakteryzuje się: Modelem obliczeń pamięć - pamięć
|
FAŁSZ
|
|||
|
Architektura RISC charakteryzuje się: Wykorzystaniem mikroprogramowalnych układów sterujących
|
FAŁSZ
|
|||
|
Architektura RISC charakteryzuje się: Niezbyt obszerną listą rozkazów
|
PRAWDA
|
|||
|
Architektura RISC charakteryzuje się: Intensywnym wykorzystaniem przetwarzania potokowego
|
PRAWDA
|
|||
|
Okna rejestrów Chronią przez hazardem danych
|
FAŁSZ
|
|||
|
Okna rejestrów Minimalizują liczbę odwołań do pamięci operacyjnej przy operacjach wywołania procedur
|
PRAWDA
|
|||
|
Okna rejestrów Są charakterystyczne dla architektury CISC
|
FAŁSZ
|
|||
|
Okna rejestrów Są zamykane po błędnym przewidywaniu wykonania skoków warunkowych.
|
FAŁSZ
|
|||
|
Okna rejestrów Są przesuwane przy operacjach wywołania procedur
|
PRAWDA
|
|||
|
Okna rejestrów Są przesuwane przy wystąpieniu rozkazów rozgałęzień
|
FAŁSZ
|
|||
|
Okna rejestrów Są otwierane przy występowaniu rozkazów rozgałęzień
|
FAŁSZ
|
|||
|
Przetwarzanie potokowe: Nie jest realizowane dla operacji zmiennoprzecinkowych
|
FAŁSZ
|
|||
|
Przetwarzanie potokowe: Nie jest realizowane w procesorach CISC
|
FAŁSZ
|
|||
|
Przetwarzanie potokowe: Daje przyspieszenie nie większe od liczby segmentów (stopni) jednostki potokowej
|
PRAWDA
|
|||
|
Przetwarzanie potokowe: W przypadku wystąpienia zależności między danymi wywołuje błąd i przerwanie wewnętrzne.
|
FAŁSZ
|
|||
|
Przetwarzanie potokowe: Jest realizowane tylko dla operacji zmiennoprzecinkowych
|
FAŁSZ
|
|||
|
Mechanizmy potokowe stosowane są w celu: Uszeregowania ciągu wykonywanych rozkazów
|
FAŁSZ
|
|||
|
Mechanizmy potokowe stosowane są w celu: Uzyskania równoległej realizacji rozkazów
|
PRAWDA
|
|||
|
Mechanizmy potokowe stosowane są w celu: Przyspieszenia realizacji rozkazów
|
PRAWDA
|
|||
|
Hazard danych: Czasami może być usunięty przez zmianę kolejności wykonania rozkazów
|
PRAWDA
|
|||
|
Hazard danych: Nie występuje w architekturze superskalarnej
|
FAŁSZ
|
|||
|
Hazard danych: Jest eliminowany przez zastosowanie specjalnego bitu w kodzie program
|
FAŁSZ
|
|||
|
Hazard danych: Może wymagać wyczyszczenia potoku i rozpoczęcia nowej (...)
|
FAŁSZ
|
|||
|
Jak można ominąć hazard danych: Poprzez rozgałęzienia
|
FAŁSZ
|
|||
|
Jak można ominąć hazard danych: Poprzez rozgałęzienia
|
FAŁSZ
|
|||
|
Jak można ominąć hazard danych: Przez zamianę rozkazów
|
PRAWDA
|
|||
|
Dla uniknięcia hazardu danych można: Zastosować uproszczone metody adresacji
|
FAŁSZ
|
|||
|
Dla uniknięcia hazardu danych można: Wykorzystać szynę zwrotną.
|
PRAWDA
|
|||
|
Dla uniknięcia hazardu danych można: Zastosować specjalny bit w kodzie rozkazu.
|
FAŁSZ
|
|||
|
Dla uniknięcia hazardu danych można: Zastosować tablicę historii rozgałęzień.
|
FAŁSZ
|
|||
|
Dla uniknięcia hazardu danych można: Wstrzymać na 1 takt napełnianie potoku.
|
PRAWDA
|
|||
|
Mechanizm skoków opóźnionych: Polega na opóźnianiu wykonywania skoku do czasu wykonania rozkazu następnego za skokiem
|
PRAWDA
|
|||
|
Mechanizm skoków opóźnionych: Wymaga wstrzymania potoku na jeden takt.
|
FAŁSZ
|
|||
|
Mechanizm skoków opóźnionych: Powoduje błąd na końcu pętli
|
FAŁSZ
|
|||
|
Mechanizm skoków opóźnionych: Wymaga umieszczenia rozkazu NOP za rozkazem skoku lub reorganizacje programu
|
PRAWDA
|
|||
|
Tablica historii rozgałęzień: Zawiera m.in. adresy rozkazów rozgałęzień
|
PRAWDA
|
|||
|
Tablica historii rozgałęzień: Pozwala zminimalizować liczbę błędnych przewidywań rozgałęzień w zagnieżdżonej pętli
|
PRAWDA
|
|||
|
Tablica historii rozgałęzień: Nie może być stosowana w procesorach CISC
|
FAŁSZ
|
|||
|
Tablica historii rozgałęzień: Jest obsługiwana przez jądro systemu operacyjnego
|
FAŁSZ
|
|||
|
Tablica historii rozgałęzień: Jest stosowana do statycznego przewidywania rozgałęzień.
|
FAŁSZ
|
|||
|
Tablica historii rozgałęzień: Pozwala zapamiętać całą historię wykonań każdego rozkazu rozgałęzienia.
|
FAŁSZ
|
|||
|
W tablicy historii rozgałęzień z 1 bitem historii można zastosować następujący algorytm przewidywania (najbardziej złożony): Skok opóźniony
|
FAŁSZ
|
|||
|
W tablicy historii rozgałęzień z 1 bitem historii można zastosować następujący algorytm przewidywania (najbardziej złożony): Przewidywanie, że rozgałęzienie (skok warunkowy) zawsze nastąpi
|
FAŁSZ
|
|||
|
W tablicy historii rozgałęzień z 1 bitem historii można zastosować następujący algorytm przewidywania (najbardziej złożony): Przewidywanie, że rozgałęzienie nigdy nie nastąpi
|
FAŁSZ
|
|||
|
W tablicy historii rozgałęzień z 1 bitem historii można zastosować następujący algorytm przewidywania (najbardziej złożony): Przewidywanie, że kolejne wykonanie rozkazu rozgałęzienia będzie przebiegało tak samo jak poprzednie
|
PRAWDA
|
|||
|
W tablicy historii rozgałęzień z 1 bitem historii można zastosować następujący algorytm przewidywania (najbardziej złożony): Wstrzymanie napełniania potoku
|
FAŁSZ
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Zapewnienia spójności pamięci podręcznej
|
FAŁSZ
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Tablicy historii rozgałęzień
|
PRAWDA
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Techniki wyprzedzającego pobrania argumentu
|
FAŁSZ
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Wystawienia do programu rozkazów typu „nic nie rób”
|
PRAWDA
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Protokołu MESI
|
FAŁSZ
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Wykorzystania techniki skoków opóźniających
|
PRAWDA
|
|||
|
Problemy z potokowym wykonywaniem rozkazów skoków (rozgałęzień) mogą być wyeliminowane lub ograniczone przy pomocy: Technologii MMX
|
FAŁSZ
|
|||
|
Konsekwencją błędu przy przewidywaniu rozgałęzień może być: Wstrzymanie realizowanego wątku i przejście do realizacji innego wątku
|
FAŁASZ
|
|||
|
Konsekwencją błędu przy przewidywaniu rozgałęzień może być: Konieczność wyczyszczenia kolejki rozkazów do potoku
|
PRAWDA
|
|||
|
Konsekwencją błędu przy przewidywaniu rozgałęzień może być: Konieczność wyczyszczenia tablicy historii rozgałęzień.
|
FAŁASZ
|
|||
|
Konsekwencją błędu przy przewidywaniu rozgałęzień może być: Przerwanie realizowanego procesu / wątku i sygnalizacja wyjątku
|
FAŁASZ
|
|||
|
Konsekwencją błędu przy przewidywaniu rozgałęzień może być: Konieczność przemianowania rejestrów w procesorach
|
FAŁASZ
|
|||
|
W procesorach superskalarnych: Liczba rozkazów, które procesor może wykonać w 1 takcie zależy od liczby jednostek potokowych w procesorze
|
PRAWDA
|
|||
|
W procesorach superskalarnych: Liczba rozkazów, które procesor może wykonać w jednym takcie, zależy od liczby stopni potoku.
|
FAŁSZ
|
|||
|
W procesorach superskalarnych: Liczba rozkazów pobieranych z pamięci, w każdym takcie musi przekraczać liczbę jednostek potokowych
|
FAŁSZ
|
|||
|
W procesorach superskalarnych: Liczba rozkazów, które procesor może wykonać w taktach zależy od liczby jednostek potokowych w procesorze
|
PRAWDA
|
|||
|
W procesorach superskalarnych: Jest możliwe równoległe wykonywanie kilku rozkazów w jednym procesorze (rdzeniu)
|
PRAWDA
|
|||
|
W procesorach superskalarnych: Rozszerzenia architektury wykorzystujące model SIMD umożliwiają wykonanie rozkazów wektorowych
|
PRAWDA
|
|||
|
W procesorach superskalarnych: Nie występuje prawdziwa zależność danych
|
FAŁSZ
|
|||
|
W procesorach superskalarnych: Mogą wystąpić nowe formy hazardu danych: zależności wyjściowe między rozkazami oraz antyzależności
|
PRAWDA
|
|||
|
W procesorach superskalarnych: Nie występuje hazard danych (problemy z potokowym wykonaniem rozkazów o zależnych argumentach).
|
FAŁSZ
|
|||
|
W procesorach superskalarnych: Hazard sterowania jest całkowicie eliminowany przez statyczne strategie przewidywania rozgałęzień.
|
FAŁSZ
|
|||
|
Architektura superskalarna: Dotyczy systemów SMP
|
FAŁSZ
|
|||
|
Architektura superskalarna: Wymaga zastosowania protokołu MESI
|
FAŁSZ
|
|||
|
Architektura superskalarna: Umożliwia równoległe wykonywanie kilku rozkazów w jednym procesorze
|
PRAWDA
|
|||
|
Architektura superskalarna: Wywodzi się z architektury VLIW
|
FAŁSZ
|
|||
|
Architektura superskalarna: Wykorzystuje wiele potokowych jednostek funkcjonalnych
|
PRAWDA
|
|||
|
Architektura superskalarna: Nie dopuszcza do wystąpienia hazardu sterowania
|
FAŁSZ
|
|||
|
Architektura superskalarna: Umożliwia wykonanie wielu rozkazów w jednym takcie
|
PRAWDA
|
|||
|
Architektura superskalarna: Wykorzystuje model obliczeń pamięć - pamięć
|
FAŁSZ
|
|||
|
Architektura superskalarna: Jest stosowana tylko w procesorach wielordzeniowych
|
FAŁSZ
|
|||
|
Przetwarzanie wielowątkowe: Zapewnia lepsze wykorzystanie potoków
|
PRAWDA
|
|||
|
Przetwarzanie wielowątkowe: Minimalizuje straty wynikające z chybionych odwołań do pamięci podręcznej
|
PRAWDA
|
|||
|
Przetwarzanie wielowątkowe: Wymaga zwielokrotnienia zasobów procesora (rejestry, liczniki rozkazów, itp.)
|
PRAWDA
|
|||
|
Przetwarzanie wielowątkowe: Nie może być stosowane w przypadku hazardu danych
|
FAŁSZ
|
|||
|
Pojęcie równoległości na poziomie rozkazów: Dotyczy architektury MIMD
|
FAŁSZ
|
|||
|
Pojęcie równoległości na poziomie rozkazów: Odnosi się m.in. do przetwarzania potokowego
|
PRAWDA
|
|||
|
Pojęcie równoległości na poziomie rozkazów: Dotyczy architektury MPP
|
FAŁSZ
|
|||
|
Pojęcie równoległości na poziomie rozkazów: Dotyczy m.in. architektury superskalarnej
|
PRAWDA
|
|||
|
Efektywne wykorzystanie równoległości na poziomie danych umożliwiają: Komputery wektorowe
|
PRAWDA
|
|||
|
Efektywne wykorzystanie równoległości na poziomie danych umożliwiają: Komputery macierzowe
|
PRAWDA
|
|||
|
Efektywne wykorzystanie równoległości na poziomie danych umożliwiają: Klastry
|
PRAWDA
|
|||
|
Efektywne wykorzystanie równoległości na poziomie danych umożliwiają: Procesory graficzne
|
PRAWDA
|
|||
|
Efektywne wykorzystanie równoległości na poziomie danych umożliwiają: Rozszerzenia SIMD procesorów superskalarnych
|
PRAWDA
|
|||
|
Wielowątkowość współbieżna w procesorze wielopotokowym zapewnia: Możliwość wprowadzenia rozkazów różnych wątków do wielu potoków
|
PRAWDA
|
|||
|
Wielowątkowość współbieżna w procesorze wielopotokowym zapewnia: Realizację każdego z wątków do momentu wstrzymania któregoś rozkazu z danego wątku
|
PRAWDA
|
|||
|
Wielowątkowość współbieżna w procesorze wielopotokowym zapewnia: Przełączanie wątków co takt
|
FAŁSZ
|
|||
|
Wielowątkowość współbieżna w procesorze wielopotokowym zapewnia: Automatyczne przemianowanie rejestrów
|
FAŁSZ
|
|||
|
Metoda przemianowania rejestrów jest stosowana w celu eliminacji: Błędnego przewidywania rozgałęzień
|
FAŁSZ
|
|||
|
Metoda przemianowania rejestrów jest stosowana w celu eliminacji: Chybionego odwołania do pamięci podręcznej
|
FAŁSZ
|
|||
|
Metoda przemianowania rejestrów jest stosowana w celu eliminacji: Prawdziwej zależności danych
|
FAŁSZ
|
|||
|
Metoda przemianowania rejestrów jest stosowana w celu eliminacji: Zależności wyjściowej między rozkazami.
|
PRAWDA
|
|||
|
Metoda przemianowania rejestrów jest stosowana w celu eliminacji: Antyzależności między rozkazami
|
PRAWDA
|
|||
|
Wyprzedzające pobranie argumentu pozwala rozwiązać konflikt wynikający z: Zależności wyjściowej miedzy rozkazami
|
FAŁSZ
|
|||
|
Wyprzedzające pobranie argumentu pozwala rozwiązać konflikt wynikający z: Prawdziwej zależności danych
|
PRAWDA
|
|||
|
Wyprzedzające pobranie argumentu pozwala rozwiązać konflikt wynikający z: Błędnego przewidywania rozgałęzień
|
FAŁSZ
|
|||
|
Wyprzedzające pobranie argumentu pozwala rozwiązać konflikt wynikający z: Antyzależności miedzy rozkazami
|
PRAWDA
|
|||
|
Przepustowość (moc obliczeniowa) dużych komputerów jest podawana w: GFLOPS
|
PRAWDA
|
|||
|
Przepustowość (moc obliczeniowa) dużych komputerów jest podawana w: Liczbie instrukcji wykonywanych na sekundę
|
FAŁSZ
|
|||
|
Przepustowość (moc obliczeniowa) dużych komputerów jest podawana w: Liczbie operacji zmiennoprzecinkowych na sekundę
|
PRAWDA
|
|||
|
Przepustowość (moc obliczeniowa) dużych komputerów jest podawana w: Mb/sek
|
FAŁSZ
|
|||
|
Podstawą klasyfikacji Flynna jest: Liczba jednostek przetwarzających i sterujących w systemach komputerowych
|
FAŁSZ
|
|||
|
Podstawą klasyfikacji Flynna jest: Protokół dostępu do pamięci operacyjnej
|
FAŁSZ
|
|||
|
Podstawą klasyfikacji Flynna jest: Liczba modułów pamięci operacyjnej w systemach komputerowych
|
FAŁSZ
|
|||
|
Podstawą klasyfikacji Flynna jest: Sposób połączenia jednostek przetwarzających z modułami pamięci operacyjnej.
|
FAŁSZ
|
|||
|
Podstawą klasyfikacji Flynna jest: Liczba strumieni rozkazów i danych w systemach komputerowych
|
PRAWDA
|
|||
|
Model SIMD: Był wykorzystywany tylko w procesorach macierzowych
|
FAŁSZ
|
|||
|
Model SIMD: Jest wykorzystywany w multimedialnych rozszerzeniach współczesnych procesorów
|
PRAWDA
|
|||
|
Model SIMD: Jest wykorzystywany w heterogenicznej architekturze PowerXCell
|
PRAWDA
|
|||
|
Model SIMD: Zapewnia wykonanie tej samej operacji na wektorach argumentów
|
PRAWDA
|
|||
|
Model SIMD: Jest podstawą rozkazów wektorowych
|
PRAWDA
|
|||
|
Model SIMD: Jest podstawą architektury procesorów superskalarnych
|
FAŁSZ
|
|||
|
Komputery wektorowe: Posiadają jednostki potokowe o budowie wektorowej
|
FAŁSZ
|
|||
|
Komputery wektorowe: Posiadają w liście rozkazów m.in. rozkazy operujące na wektorach danych
|
PRAWDA
|
|||
|
Komputery wektorowe: Wykorzystują od kilku do kilkunastu potokowych jednostek arytmetycznych
|
PRAWDA
|
|||
|
Komputery wektorowe: Posiadają listę rozkazów operujących wyłącznie na wektorach
|
FAŁSZ
|
|||
|
Moc obliczeniowa komputerów wektorowych: Zależy od liczby stopni potoku.
|
FAŁSZ
|
|||
|
Moc obliczeniowa komputerów wektorowych: Jest odwrotnie proporcjonalna do długości taktu zegarowego
|
PRAWDA
|
|||
|
Moc obliczeniowa komputerów wektorowych: Jest wprost proporcjonalna do długości taktu zegarowego
|
FAŁSZ
|
|||
|
Moc obliczeniowa komputerów wektorowych: Zależy odwrotnie proporcjonalnie od liczby jednostek potokowych połączonych łańcuchowo.
|
FAŁSZ
|
|||
|
Moc obliczeniowa komputerów wektorowych: Zmierza asymptotycznie do wartości maksymalnej wraz ze wzrostem długości wektora
|
PRAWDA
|
|||
|
Moc obliczeniowa komputerów wektorowych: Nie zależy od długości wektora
|
FAŁSZ
|
|||
|
Moc obliczeniowa komputerów wektorowych: Zależy liniowo od długości wektora
|
FAŁSZ
|
|||
|
Procesory wektorowe: Mogą być stosowane w systemach wieloprocesorowych
|
PRAWDA
|
|||
|
Procesory wektorowe: Mają listę rozkazów operującą jedynie na wektorach
|
FAŁSZ
|
|||
|
Procesory wektorowe: Mają moc kilka razy większą od procesorów skalarnych
|
PRAWDA
|
|||
|
Komputery macierzowe: Mają w liście rozkazów m.in. rozkazy operujące na wektorach danych
|
PRAWDA
|
|||
|
Komputery macierzowe: Mają macierzowe potokowe układy arytmetyczne
|
FAŁSZ
|
|||
|
Komputery macierzowe: Mają w typowych rozwiązaniach zestaw pełnych procesów połączonych siecią połącze
|
FAŁSZ
|
|||
|
Komputery macierzowe: Wykonują synchroniczną operację wektorową w sieci elementów przetwarzającycH
|
PRAWDA
|
|||
|
Rozkazy wektorowe mogą być realizowane przy wykorzystaniu: Macierzy elementów przetwarzających
|
PRAWDA
|
|||
|
Rozkazy wektorowe mogą być realizowane przy wykorzystaniu: Zestawu procesorów superskalarnych
|
FAŁSZ
|
|||
|
Rozkazy wektorowe mogą być realizowane przy wykorzystaniu: Technologii MMX
|
PRAWDA
|
|||
|
Rozkazy wektorowe mogą być realizowane przy wykorzystaniu: Sieci połączeń typu krata
|
FAŁSZ
|
|||
|
Rozkazy wektorowe mogą być realizowane przy wykorzystaniu: Potokowych jednostek arytmetycznych
|
PRAWDA
|
|||
|
Rozkazy wektorowe: Nie mogą być wykonywane bez użycia potokowych jednostek arytmetycznych
|
FAŁSZ
|
|||
|
Rozkazy wektorowe: Są charakterystyczne dla architektury SIMD
|
PRAWDA
|
|||
|
Rozkazy wektorowe: Są rozkazami dwuargumentowymi i w wyniku zawsze dają wektor
|
FAŁSZ
|
|||
|
Rozkazy wektorowe: W komputerach wektorowych ich czas wykonania jest wprost proporcjonalny do długości wektora
|
PRAWDA
|
|||
|
Rozkazy wektorowe: W komputerach wektorowych ich czas wykonania jest liniowo zależny od długości wektora
|
FAŁSZ
|
|||
|
Rozkazy wektorowe: W komputerach macierzowych ich czas wykonania jest wprost proporcjonalny do liczby elementów przetwarzających
|
FAŁSZ
|
|||
|
Rozkazy wektorowe: Mogą być wykonane na sieci elementów przetwarzających.
|
PRAWDA
|
|||
|
Architektura CUDA: Umożliwia bardzo wydajne wykonywanie operacji graficznych
|
PRAWDA
|
|||
|
Architektura CUDA: Stanowi uniwersalną architekturę obliczeniowa połączoną z równoległym modelem programistycznym
|
PRAWDA
|
|||
|
Architektura CUDA: Realizuje model obliczeniowy SIMT
|
PRAWDA
|
|||
|
Architektura CUDA: Jest podstawą budowy samodzielnych, bardzo wydajnych komputerów
|
FAŁSZ
|
|||
|
Systemy SMP: Wykorzystują protokół MESI do sterowania dostępem do wspólnej magistrali
|
FAŁSZ
|
|||
|
Systemy SMP: Posiadają skalowalne procesory
|
FAŁSZ
|
|||
|
Systemy SMP: Posiadają pamięć fizycznie rozproszoną, ale logicznie wspólną
|
FAŁSZ
|
|||
|
Systemy wieloprocesorowe z jednorodnym dostępem do pamięci (UMA): Zapewniają spójność pamięci podręcznych wszystkich procesorów
|
PRAWDA
|
|||
|
Systemy wieloprocesorowe z jednorodnym dostępem do pamięci (UMA): Mają niską skalowalność
|
PRAWDA
|
|||
|
Systemy wieloprocesorowe z jednorodnym dostępem do pamięci (UMA): Wykorzystują katalog do utrzymania spójności pamięci.
|
PRAWDA
|
|||
|
Systemy wieloprocesorowe z jednorodnym dostępem do pamięci (UMA): Wykorzystują przesył komunikatów między procesorami.
|
FAŁSZ
|
|||
|
Systemy wieloprocesorowe z jednorodnym dostępem do pamięci (UMA): Umożliwiają dostęp do pamięci najczęściej poprzez wspólną magistralę lub przełącznicę krzyżową.
|
PRAWDA
|
|||
|
Protokół MESI: Jest wykorzystywany do sterowania dostępem do magistrali w systemie SMP
|
FAŁSZ
|
|||
|
Protokół MESI: Zapewnia spójność pamięci cache w systemie SMP
|
PRAWDA
|
|||
|
Protokół MESI: Służy do wymiany komunikatów w systemie MPP
|
FAŁSZ
|
|||
|
Protokół MESI: Chroni przed hazardem w procesorach superskalarnych
|
FAŁSZ
|
|||
|
W architekturze NUMA: Dane są wymieniane między węzłami w postaci linii pamięci podręcznej (PaP)
|
PRAWDA
|
|||
|
W architekturze NUMA: Spójność PaP węzłów jest utrzymywana za pomocą protokołu MESI
|
FAŁSZ
|
|||
|
W architekturze NUMA: Czas dostępu do pamięci lokalnej w węźle jest podobny do czasu dostępu do pamięci nielokalnej
|
FAŁSZ
|
|||
|
W architekturze NUMA: Czas zapisu danych do pamięci nielokalnej może być znacznie dłuższy od czasu odczytu z tej pamięci
|
PRAWDA
|
|||
|
W architekturze NUMA: Każdy procesor ma dostęp do pamięci operacyjnej każdego węzła
|
PRAWDA
|
|||
|
W architekturze NUMA: Procesy komunikują się poprzez przesył komunikatów
|
FAŁSZ
|
|||
|
W architekturze NUMA: Pamięć operacyjna jest rozproszona fizycznie pomiędzy węzłami, ale wspólna logicznie
|
PRAWDA
|
|||
|
W architekturze CC-NUMA: Każdy procesor ma dostęp do pamięci operacyjnej każdego węzła
|
PRAWDA
|
|||
|
W architekturze CC-NUMA: Spójność pamięci pomiędzy węzłami jest utrzymywana za pomocą protokołu MESI
|
FAŁSZ
|
|||
|
W architekturze CC-NUMA: Dane są wymieniane między węzłami w postaci linii pamięci podręcznej
|
PRAWDA
|
|||
|
W architekturze CC-NUMA: Pamięć operacyjna jest fizycznie rozproszona pomiędzy węzłami, ale wspólna logicznie
|
PRAWDA
|
|||
|
W systemach wieloprocesorowych o architekturze CC-NUMA: Spójność pamięci wszystkich węzłów jest utrzymywana za pomocą katalogu
|
PRAWDA
|
|||
|
W systemach wieloprocesorowych o architekturze CC-NUMA: Pamięć operacyjna jest rozproszona fizycznie pomiędzy węzłami, ale wspólna logicznie
|
PRAWDA
|
|||
|
W systemach wieloprocesorowych o architekturze CC-NUMA: Każdy procesor ma bezpośredni dostęp do pamięci operacyjnej każdego węzła
|
FAŁSZ
|
|||
|
W systemach wieloprocesorowych o architekturze CC-NUMA: Dane są wymieniane między węzłami w postaci linii pamięci podręcznej
|
PRAWDA
|
|||
|
W architekturze CC-NUMA czas dostępu do pamięci operacyjnej może zależeć od: Rodzaju dostępu (odczyt - zapis)
|
PRAWDA
|
|||
|
W architekturze CC-NUMA czas dostępu do pamięci operacyjnej może zależeć od: Stanu linii (zapisanego w katalogu), do której następuje odwołanie
|
FAŁSZ
|
|||
|
W architekturze CC-NUMA czas dostępu do pamięci operacyjnej może zależeć od: Położenia komórki, do której odwołuje się rozkaz (lokalna pamięć węzła – pamięć innego węzła)
|
PRAWDA
|
|||
|
W architekturze CC-NUMA czas dostępu do pamięci operacyjnej może zależeć od: Odległości węzłów, zaangażowanych w wykonanie rozkazu, w strukturze sieci łączącej
|
FAŁSZ
|
|||
|
Katalog może być stosowany do: Utrzymania spójności pamięci podręcznych poziomu L1 i L2 w procesorach wielordzeniowych
|
FAŁSZ
|
|||
|
Katalog może być stosowany do: Utrzymania spójności pamięci wszystkich węzłów w systemach CC-NUMA
|
PRAWDA
|
|||
|
Katalog może być stosowany do: Sterowania realizacją wątków w architekturze CUDA
|
FAŁSZ
|
|||
|
Spójność pamięci podręcznych w procesorze wielordzeniowym może być m.in. zapewniona za pomocą: Przełącznicy krzyżowej
|
FAŁSZ
|
|||
|
Spójność pamięci podręcznych w procesorze wielordzeniowym może być m.in. zapewniona za pomocą: Katalogu
|
PRAWDA
|
|||
|
Spójność pamięci podręcznych w procesorze wielordzeniowym może być m.in. zapewniona za pomocą: Protokołu MESI
|
PRAWDA
|
|||
|
Spójność pamięci podręcznych w procesorze wielordzeniowym może być m.in. zapewniona za pomocą: Wspólnej magistrali
|
FAŁSZ
|
|||
|
Systemy wieloprocesorowe z pamięcią wspólną: Zapewniają jednorodny dostęp do pamięci
|
FAŁSZ
|
|||
|
Systemy wieloprocesorowe z pamięcią wspólną: Mogą wykorzystywać procesory CISC
|
PRAWDA
|
|||
|
Systemy wieloprocesorowe z pamięcią wspólną: Są wykorzystywane w klastrach
|
PRAWDA
|
|||
|
Systemy wieloprocesorowe z pamięcią wspólną: Wykorzystują przesył komunikatów między procesorami
|
FAŁSZ
|
|||
|
Systemy wieloprocesorowe z pamięcią wspólną: Wykorzystują katalog do utrzymania spójności pamięci podręcznych
|
PRAWDA
|
|||
|
W systemach wieloprocesorowych katalog służy do: Śledzenia adresów w protokole MESI
|
FAŁSZ
|
|||
|
W systemach wieloprocesorowych katalog służy do: Sterowania przesyłem komunikatów
|
FAŁSZ
|
|||
|
W systemach wieloprocesorowych katalog służy do: Utrzymania spójności pamięci w systemach o niejednorodnym dostępie do pamięci
|
PRAWDA
|
|||
|
W systemach wieloprocesorowych katalog służy do: Realizacji dostępu do nielokalnych pamięci w systemach NUMA
|
PRAWDA
|
|||
|
Charakterystyczne cechy architektury MPP: Spójność pamięci podręcznej wszystkich węzłów
|
FAŁSZ
|
|||
|
Charakterystyczne cechy architektury MPP: Fizycznie rozproszona PaO
|
PRAWDA
|
|||
|
Charakterystyczne cechy architektury MPP: Fizycznie rozproszona PaO, ale logicznie wspólna
|
FAŁSZ
|
|||
|
Charakterystyczne cechy architektury MPP: Przesył komunikatów między procesorami
|
PRAWDA
|
|||
|
Charakterystyczne cechy architektury MPP: Niska skalowalność
|
FAŁSZ
|
|||
|
Charakterystyczne cechy architektury MPP: Jednorodny dostęp do pamięci wszystkich węzłów
|
FAŁSZ
|
|||
|
Systemy pamięcią rozproszoną (MPP): Wyróżniają się bardzo dużą skalowalnością
|
PRAWDA
|
|||
|
Systemy pamięcią rozproszoną (MPP): Są budowane z węzłów, którymi są klastry
|
FAŁSZ
|
|||
|
Systemy pamięcią rozproszoną (MPP): Realizują synchronicznie jeden wspólny program
|
FAŁSZ
|
|||
|
Systemy pamięcią rozproszoną (MPP): Wymagają zapewnienia spójności pamięci podręcznych pomiędzy węzłami
|
FAŁSZ
|
|||
|
Systemy pamięcią rozproszoną (MPP): Wymianę danych i synchronizację procesów w węzłach realizują poprzez przesył komunikatów.
|
PRAWDA
|
|||
|
Systemy pamięcią rozproszoną (MPP): W większości przypadków wykorzystują nietypowe, firmowe rozwiązania sieci łączących węzły systemu.
|
FAŁSZ
|
|||
|
Systemy pamięcią rozproszoną (MPP): Wykorzystują katalog do utrzymania spójności pamięci węzłów systemu.
|
FAŁSZ
|
|||
|
Systemy pamięcią rozproszoną (MPP): W roli węzłów mogą wykorzystywać systemy SMP.
|
PRAWDA
|
|||
|
Systemy MPP są zbudowane z węzłów którymi mogą być: Systemy SMP
|
PRAWDA
|
|||
|
Systemy MPP są zbudowane z węzłów którymi mogą być: Klastry
|
FAŁSZ
|
|||
|
Systemy MPP są zbudowane z węzłów którymi mogą być: Konstelacje
|
FAŁSZ
|
|||
|
Systemy MPP są zbudowane z węzłów którymi mogą być: Systemy NUMA
|
PRAWDA
|
|||
|
Systemy MPP są zbudowane z węzłów którymi mogą być: Procesory
|
PRAWDA
|
|||
|
Przesył komunikatów: Ma miejsce w systemach MPP
|
PRAWDA
|
|||
|
Przesył komunikatów: W systemach MPP II-giej generacji angażuje wszystkie procesory na drodze przesyłu
|
FAŁSZ
|
|||
|
Przesył komunikatów: Ma miejsce w klastrach
|
PRAWDA
|
|||
|
Cechami wyróżniającymi klastry są: Niezależność programowa każdego węzła
|
PRAWDA
|
|||
|
Cechami wyróżniającymi klastry są: Fizycznie rozproszona, ale logicznie wspólna pamięć operacyjna
|
FAŁSZ
|
|||
|
Cechami wyróżniającymi klastry są: Nieduża skalowalność
|
FAŁSZ
|
|||
|
Cechami wyróżniającymi klastry są: Na ogół duża niezawodność Tak, po to się je buduje i na ogół
|
PRAWDA
|
|||
|
Klastry: Mają średnią skalowalność
|
FAŁSZ
|
|||
|
Klastry: Wykorzystują model wspólnej pamięci
|
FAŁSZ
|
|||
|
Klastry: W węzłach mogą wykorzystywać systemy SMP
|
PRAWDA
|
|||
|
Klastry: Do komunikacji między procesami wykorzystują przesył komunikatów
|
PRAWDA
|
|||
|
Klastry: Wykorzystują przełącznicę krzyżową jako sieć łączącą węzły
|
FAŁSZ
|
|||
|
Klastry: W każdym węźle posiadają pełną instalację systemu operacyjnego
|
PRAWDA
|
|||
|
Do czynników tworzących wysoką niezawodność klastrów należą: Mechanizm mirroringu dysków
|
PRAWDA
|
|||
|
Do czynników tworzących wysoką niezawodność klastrów należą: Dostęp każdego węzła do wspólnych zasobów (pamięci zewnętrznych)
|
PRAWDA
|
|||
|
Do czynników tworzących wysoką niezawodność klastrów należą: Redundancja węzłów
|
PRAWDA
|
|||
|
Do czynników tworzących wysoką niezawodność klastrów należą: Mechanizm ”heartbeat”
|
PRAWDA
|
|||
|
Do czynników tworzących wysoką niezawodność klastrów należą: Zastosowanie procesorów wielordzeniowych w węzłach
|
FAŁSZ
|
|||
|
Dla sieci systemowych (SAN) są charakterystyczne Przesył komunikatów w trybie zdalnego DMA
|
PRAWDA
|
|||
|
Dla sieci systemowych (SAN) są charakterystyczne Bardzo małe czasy opóźnień
|
PRAWDA
|
|||
|
Dla sieci systemowych (SAN) są charakterystyczne Topologia typu hipersześcian
|
FAŁSZ
|
|||
|
Dla sieci systemowych (SAN) są charakterystyczne Niska przepustowość
|
FAŁSZ
|
|||
|
Sieci systemowe (SAN) Wymagają protokołu MESI
|
FAŁSZ
|
|||
|
Sieci systemowe (SAN) Wykorzystują przełączniki łączone wg topologii grubego drzewa
|
PRAWDA
|
|||
|
Sieci systemowe (SAN) Realizują przesyły bloków danych bezpośrednio między pamięciami operacyjnymi węzłów sieci
|
PRAWDA
|
|||
|
Sieci systemowe (SAN) Są stosowane w klastrach
|
PRAWDA
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: Systemy ściśle połączone, systemy ze wspólną pamięcią, systemy SMP
|
FAŁSZ
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: Systemy ze wspólną magistralą, systemy wielomagistralowe, systemy z przełącznicą krzyżową
|
PRAWDA
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: Systemy SMP, systemy z pamięcią wieloportową, systemy z przełącznicą krzyżową
|
FAŁSZ
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: NUMA, MPP, SMP
|
FAŁSZ
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: Systemy z pamięcią wspólną, systemy o niejednorodnym dostępie do pamięci, z pamięcią rozproszoną
|
PRAWDA
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: SMP, NUMA, klastry, UMA
|
FAŁSZ
|
|||
|
Czy poniższa lista jest rosnąco uporządkowana według skalowalności: Systemy symetryczne, o niejednorodnym dostępie do pamięci, systemy z przesyłem komunikatów
|
PRAWDA
|
|||
|
Sprzętowe przełączenie wątków może być wynikiem: Chybienia przy odwołaniu do pamięci podręcznej.
|
PRAWDA
|
|||
|
Sprzętowe przełączenie wątków może być wynikiem: Upływu zadanego czasu (np. taktu)
|
PRAWDA
|
|||
|
Sprzętowe przełączenie wątków może być wynikiem: Wystąpienia rozkazu rozgałęzienia
|
FAŁSZ
|
|||
|
Sprzętowe przełączenie wątków może być wynikiem: Błędnego przewidywania rozgałęzień
|
PRAWDA
|
|||
|
Sprzętowe przełączenie wątków może być wynikiem: Przesunięcia okien rejestrów
|
FAŁSZ
|
|||
|
Sprzętowe sterowanie wielowątkowością: Zapewnia lepsze wykorzystanie potoków.
|
PRAWDA
|
|||
|
Sprzętowe sterowanie wielowątkowością: Wymaga zwielokrotnienia zasobów procesora (rejestry, liczniki rozkazów i inne)
|
PRAWDA
|
|||
|
Sprzętowe sterowanie wielowątkowością: Nie może być stosowane w przypadku hazardu sterowania
|
FAŁSZ
|
|||
|
Sprzętowe sterowanie wielowątkowością: M.in. minimalizują straty wynikające z chybionych odwołań do pamięci podrecznej
|
PRAWDA
|
|||
|
Dostęp każdego procesora do wspólnej pamięci operacyjnej jest realizowany w systemach: NUMA
|
PRAWDA
|
|||
|
Dostęp każdego procesora do wspólnej pamięci operacyjnej jest realizowany w systemach: SMP
|
PRAWDA
|
|||
|
Dostęp każdego procesora do wspólnej pamięci operacyjnej jest realizowany w systemach: Klaster
|
FAŁSZ
|
|||
|
Dostęp każdego procesora do wspólnej pamięci operacyjnej jest realizowany w systemach: MPP
|
FAŁSZ
|
|||
|
Procesory wielordzeniowe: Są niezbędne do realizacji rozkazów wektorowych.
|
FAŁSZ
|
|||
|
Procesory wielordzeniowe: Są niezbędne do współbieżnego przetwarzania wątkowego.
|
PRAWDA
|
|||
